这事最搞笑的，是引得一些只会蹦几个名词，其实啥也不懂的“伪专家”纷纷想出来露个脸阴阳几句，结果全都把屁股露出来了🙈

念叨什么混合键合、3D封装，知道为啥那些只叫“封装”吗？因为那本质上还是2D设计的模块，上下层堆叠键合做3D集成，所以只是“封装”、模块级集成，和路径级、cell级的3D电路设计完全不是一个粒度、一个难度等级。

形象点说，业界之前常见的“3D封装”就是把工厂里的“仓库”由原本在生产车间周边搬到了车间顶上，这样部分车间搬东西到仓库可能方便一些，但也会带来其他的问题。

关键是，本身每个模块原来啥样还是啥样，生产环节的“流水线”也还是原来的老设计，低效的地方并没有改进。

而华为这次的“逻辑折叠”重点就在“逻辑”和“折叠”二字，不是只会把仓库（存储单元）堆叠到楼顶，而是把真正干活的车间（逻辑单元、时钟网络等）搬了一部分上去，而且设计的时候就考虑清楚谁最适合搬，怎样收益最大，用最优的方式来精确“折叠”。

比如东南角的A车间既要和它附近的车间交互，也要经常跟西北角的B车间交互，那把B车间挪到A车间的头顶区域，是不是就大大节省了“交换时间”？

该搬谁，怎么搬，这就是3D电路设计的核心难点，背后离不开EDA 3D设计开创性的突破。和原本那种“工作车间和仓库模块还是“各自为战”，还是原来的老样子，最后把仓库搬楼顶上”的“3D封装”完全不是一个级别的难度。

而且这货显然连论文都没看，华为的HB pitch做到1.5微米，这不比他嘴里那些的连接密度高得多？

明明是老外要学我们的设计，而我们以后有了EUV，现在的逻辑折叠设计基本能“无缝衔接”，它居然这都要颠倒黑白🙈🙈。

老外是能力问题也好，动力问题也好，总之这方面是实打实的量产空白。没想到东方的一股神秘力量，居然把上下游都打通了，愣是从EDA到芯片量产都给你安排得明明白白，这下傻眼了。。。华为半导体领域新突破华为发表半导体韬定律华为发表半导体演进新路径