华为发表半导体韬定律 学习一下图1 Circuit Folding这一页。

SkyBridge 解决的是数据路径的问题，把数据走线从单层平面改成水平 + 垂直混合布线，利用顶层金属层高速传输，封装面积缩减>60%, Relay Buffer 被放置在垂直互连的中继点上，这解释了为什么 Buffer Count 能降这么多。

SkyClock，是让时钟从顶部向下分发，甚至允许在流片之后对时钟偏斜做调整，性能提升>5%，也就是说即使 Silicon 上有时钟偏差，还有 trim 空间可以补救，良率容忍度变高了。

SkyBridge 就是把顶层金属层作为高速信号通道、垂直混合布线，这个东西台积电和 intel 也都有类似的想法（图2），区别在于它们都是封装维度的垂直集成，针对的是多个独立 die 之间的互连。

而 SkyBridge 是在单个 die 内部的逻辑电路层面做垂直折叠，作用层级比封装深一个量级。前者好比把两栋楼用天桥连起来，后者是在一栋楼内部重新布置楼层之间的走廊。制造难度和所需的 EDA 工具链完全不同。

后面的 SkyClock的流片后可调，也是针对中芯国际第一代 7nm DUV 专门做的，这件事本身，台积电或者 intel 也都能干，但是它们有现金制程，额外留可调的时钟分支节点，就会牺牲面积和功耗得不偿失。

反而是中芯国际客观上同一片晶圆里不同位置流出来的芯片时钟偏斜值离散度更高，如果没有 SkyClock，偏斜超标的芯片只能降频卖或者直接报废，有了 SkyClock，偏斜偏高的那批写入补偿值校正，良率曲线就能被拉高了。

等秋天吧

华为半导体领域新突破华为发表半导体演进新路径